VisualApplets 3.2.1 中的更改和修复的问题#
Tcl (Expert Feature)#
- 脚本命令
CopySelected和CutSelected未将任何内容复制到剪贴板。此问题现已修复。(9595) - 现在可以在任何情况下从 Tcl 窗口复制文本。在早期版本中，当选中算子或 link 时，复制功能无法使用。此问题现已修复。(9455)
模拟 RamLU#
- 在早期版本中，仿真算子 RamLUT 时会发生 Memory 泄漏。仿真过程中的这一 Memory 泄漏现已修复。(9635)
模拟 Blob_Analysis_2D#
- 某些图像内容会在仿真期间导致崩溃。此问题现已修复。(9642)
模拟 RemovePixel#
- 算子 RemovePixel 可能会导致 VisualApplets 在仿真期间崩溃。此问题现已修复。(6707)
模拟 ImageTimingGenerator#
- 算子 ImageTimingGenerator 可能会导致 VisualApplets 在 0D 或 1D 模式下的仿真期间崩溃。此问题现已修复。(9633)
模拟 PixelToSignal#
- 在仿真期间使用 PixelToSignal 模块的设计中，在某些情况下，当启用数据流同步仿真（默认）时，可能会出现处理提前中止的情况。此问题现已修复。(9622)
模拟 PixelToImage#
- 在仿真期间使用 PixelToImage 模块的设计中，在某些情况下，当启用数据流同步仿真（默认）时，可能会出现处理提前中止的情况。此问题现已修复。(9622)
- PixelToImage 现在使用一个简单的仿真模型，为端口 Sample 上的每个传入像素发射一个零像素。
算子#
ImageFifo#
- 算子
ImageFifo现在可以检测给定的参数设置是否会超出可用的 FPGA memory 资源。该算子现在会触发相应的错误消息。(8875)
JPEG_Encoder#
- JPEG_Encoder 算子现在也可以用于不可停止的数据源。在此背景下，引入了一项新参数
InfiniteSource并且已实现溢出管理。若要将算子用于不可停止的源，您需要设置参数 InfiniteSource 更改为 Enabled.
其他#
针对新平台的设计转换#
- 在某些情况下，将设计转换为不同的平台失败，导致设计文件损坏。该问题现已修复。(9626)
VCL/VCLx 平台：时钟管理布局约束#
- VCL/VCLx 平台上的 CameraLink 接口缺少时钟管理布局约束。在大多数设计中，由于对应的 I/O 引脚位置，Vivado 仍然将相关的时钟管理器放置在了正确的位置。但是，在某些未知情况下，Vivado 可能会创建非法的布局，从而导致 Place & Route 构建步骤中出现错误。CameraLink 时钟管理器的布局现已修复，因此该问题将不再发生。(9648)
SDK Generator#
- 对于 64 位整数字段参数的写入和读取，未生成适当的代码。该问题现已修复。(9653)
设置的 FPGA Clock Frequency 的可见性#
- 改进了当前 FPGA 时钟设置（针对 mE5 设计）的可视性。此外，当将时钟频率设置为非常高的值时会出现警告消息，因为提高时钟频率可能会由于无法满足时序约束而导致构建流程失败。高时钟设置的构建流程是否成功很大程度上取决于 VisualApplets 设计的内容。(8513)\
将 DRC 日志和 Build 日志保存到文件#
- 您可以将面板“DRC Log”和“Build Log”的内容保存到 *.txt 文件中。此功能之前工作不正常，现已修复。(9404)
立即更新打开的 Properties 对话框#
- 当更改 HBox 模块的引用参数时：一旦您在相应的属性对话框中单击 Apply 按钮，所有打开的算子属性对话框都会更新。(9646)
元数据参数中的空参数值#
- 在元数据参数中，现在允许空的参数值。将不再显示警告。(4882)
算子 RGB2HSI - 文档#
- 算子 RGB2HSI 的文档现在正确指出了该算子实际执行的色彩空间转换：该算子实现的是 RGB 到 HSL（Hue Saturation Luminance，色相饱和度亮度）色彩空间转换，而不是 RGB 到 HSI（Hue Saturation Intensity，色相饱和度强度）或 RGB 到 HSV（Hue Saturation Value，色相饱和度明度）。
崩溃报告器#
- 已添加用于报告 VisualApplets 崩溃的手段。(8892)