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VisualApplets 3.2.1 版本已知问题#

在安装了 Vivado 2017.2 或 Vivado 2017.3 的 PC 上更新 Windows 10 Fall Creators（版本 1709）

如果在安装了 Xilinx Vivado 2017.2 或 2017.3 版本的 PC 上安装 Windows 10 Fall Creators 更新（版本 1709），Xilinx Vivado 之后可能会无法正常工作。因此，您可能无法构建使用 VisualApplets 创建的设计。|

请按照 Xilinx Support 提供的临时变通方案恢复 Xilinx Vivado 2017.2 或 2017.3 安装的正常运行。（参见 https://www.xilinx.com/support/answers/69908.html）。

装有早于 2017.4 的 ISE 14.7 或 Vivado 安装的 PC 上的 Windows 10 x64（1803 版）2017-07-10 累积更新 (KB4338819)

如果您安装了上述 Windows 10 更新，则随后使用早于 Vivado 2017.4 的 Xilinx 工具时，构建流程可能无法正常工作。因此，您可能无法构建使用 VisualApplets 创建的设计。

对于早于 Vivado 2017.4 的 Vivado 版本，Xilinx 工具链的日志输出中可能会显示错误消息，提示某些黑盒实例具有未定义的内容。对于 ISE® 甚至无法确定 Xilinx 工具版本，并且 FPGA 类型检查失败。尽管 ISE® 的 32 位工具链可以工作（更改构建设置：对于 Xilinx 设置批处理文件，使用 settings32.bat 代替 settings64.bat）。

Follow the work-around provided by Xilinx Support to make the ISE installation work again (See https://www.xilinx.com/support/answers/62380.html, section ISE 14.7 64bit - Turning off SmartHeap). The same work-around can be used for Vivado where you need to perform the file substitution actions in the folder \<VivadoInstallDir>/ids_lite/ISE/lib/nt64. |

  1. 在 programs 目录（Windows）中进行与用户无关的 VisualApplets 安装会导致访问问题。

  2. 当您使用 Xilinx Vivado Tools 构建小程序（Applet）时，可能会收到严重警告（在构建步骤 LinkDesign 中）。这些警告是由 Xilinx 工具链内部的问题引起的。该问题已被 Xilinx 知晓，目前正在修复中。但是，由于此问题对于在 VisualApplets 中创建的设计而言不是关键问题，因此可以忽略这些警告。示例：

    CRITICAL WARNING: [Shape Builder 18-137] Cannot obey LUTNM/HLUTNM constraint
for instances …/PART1174 and …/PART1175. Illegal to place instance
…/PART1174 on site SLICE_X2Y0. The location site type does not match the
instance type. Instance …/PART1174 belongs to a shape with reference instance
…/PART1175. Shape elements have relative placement respect to each other.
The invalid location might results from a constraint on any of the instance
in the shape..

  3. 文件名：对于命名 *.va 文件，只能使用基于 ASCII 字符的字体；这意味着例如不支持将亚洲字体、西里尔字母、希腊语或阿拉伯语字体用于文件名。

  4. 只有最先启动的 VisualApplets 实例才能保存其配置。所有后续启动的 VisualApplets 实例都只有临时配置，关闭实例时将会丢弃该配置。这涉及例如构建设置、库设置、系统设置、常规 VisualApplets 设置。

  5. 分层框（Hierarchical Boxes）：如果您正在使用分层框，在某些特定情况下，设计规则检查（Design Rule Check）可能会出现以下错误消息：“算子 ABC（分层框）的输入 XYZ 必须连接到 O 型算子，例如 NOP。”原因在于，放置在分层框内的某些 M 型算子无法直接连接到分层框的输入端口。这仅适用于某些特定的 M 型算子。您可以通过在分层框的输入端口与 M 型算子的输入端口之间放置一个 NOP 算子来解决此问题（在分层框内）。

  6. CXP SDK：对 SISO_GenICam 库的访问不是自动生成的，必须由用户进行编程。

  7. microEnable 5 平台的 Applet 必须通过固件烧录工具（microDiagnostics）加载到采集卡上，以便更改 Applet。

  8. 应谨慎使用颜色库的算子：某些颜色转换的工作方式可能与用户的预期不同：

    • HSI2RGB 将 HSL 转换为 RGB，
    • RGB2YUV 将 RGB 转换为 YCbCr，
    • XYZ2LAB 根据以下定义使用常量：www.easyrgb.com

  9. 算子 FIRKernelNxM 可能会在参数中导致处理错误 EdgeHandling 设置为常量，列数 > 2*Parallelism，内核列数为偶数，且 Parallelism > 1，则可能会导致处理错误。可以在图像左侧监视到该错误，此时帧内部的内核位置使用了错误的像素数据。

  10. 发生仿真错误后，需要重置仿真条件。

  11. 在将 applet 加载到采集卡上的初始化阶段，触发算子可能会在触发输出线上产生毛刺。

  12. 关于操作系统 Microsoft Windows 8 和 7 32 位/64 位、Microsoft Windows Vista 32 位/64 位以及 Microsoft Windows XP 64 位的注意事项：必须且建议将用户文件夹定义为目标文件夹。或者，也可以使用任何其他具有完全访问权限的文件夹。

  13. DMA 资源索引必须从零开始且必须连续编号。DRC 将对此进行检查。

  14. 算子 ImageBufferMultiRoiDyn 在输入图像非常小的情况下，可能会导致时序错误。

  15. 算子 ImageSequence 可能会导致构建错误（时序错误）。(2422)

  16. BAYER5x5Linear：在某些情况下，VisualApplets 中该算子的资源估计（在对话框 FPGA 资源使用情况) 可能与 Place & Route 之后 Xilinx 工具显示的估计值有所不同。(6426)

  17. 在某些情况下，更改设计的平台可能会在设计规则检查期间导致错误消息“Invalid parameter value: RamDataWidth is not accepted”。当新目标平台的内存布局与先前平台不同时，使用资源 RAM 的模块可能会发生这种情况。要解决此问题，请保存并重新加载设计。(8708)

  18. 算子 ModuloCount: 参数 Devisor 理论上可以将其设置为最高 64 位的数值，但在仿真过程中，任何大于 32 位的参数设置都会导致 VisualApplets 崩溃。(8901)

  19. 算子 RemovePixel （Library Synchronization）：在特定情况下，在 EoF 模式下可能会删除空行。(9220)

  20. 算子 SampleDn （Library Base）： SampleDn 中根据采样因子对图像的截断是不正确的。只会根据 Parallelism 和 X 采样因子截断到最大宽度。图像不能大于最大输出宽度。(7752)

  21. 算子 Blob_Analysis_1D （Library Blob）：参数 max_object_height_bits 必须小于或等于 31 位。否则，在进行设计规则检查时将会报错。(8880)

  22. 自定义算子，Memory 访问：在特定的访问模式下，在 VisualApplets 3.0.6、3.1、3.1.1 和 3.1.2 版本中，来自自定义算子的 Memory 访问会导致数据损坏。此问题已在 VisualApplets 3.2 版本中得到修复。

  23. 算子 GPO （特定平台库）：如果在 VisualApplets 设计中未实例化用于连接器引脚 [N] 的 GPO 算子，则对应的连接器引脚 [N] 将驱动电平零。为避免这种情况，请为未使用的引脚实例化 GPO 算子并由 VCC 算子为其提供源。此问题涉及 VA 3.2 及更早版本的所有 VisualApplets 版本。

  24. TCL 命令 CopySelected 和 CutSelected 在 VisualApplets 版本 3.2.0 中不工作。(9595)

  25. 提高 FPGA 设计时钟频率可能会导致构建流程耗时极长，甚至由于无法满足时序约束而失败。这在很大程度上取决于 VisualApplets 设计的内容。(8513)

  26. 算子 JPEG_Encoder：为了优化其图像吞吐率（带宽），该算子一旦激活标头生成便会输出标头——甚至在图像数据到达算子输入端之前。这样，标头数据的传输就不会中断图像数据的传输，因为标头是提前传输的。这种做法的缺点是算子的输出传输开始时间早于实际图像数据传输时间。在特定情况下，这可能会引起混淆：

    • 使用算子 SourceSelector 直接在 JPEG_Encoder之后：算子 SourceSelector 一获取到标头数据，就会将部分处理过的帧进行注册。因此，如果 SourceSelector 切换为从 JPEG_Encoder, SourceSelector 无法切换到任何其他源，因为它总是检测到未完成的帧。此外，当启用标头生成且 SourceSelector 从另一个源切换到 JPEG_Encoder 通道时，第一幅图像将丢失。

    • 要测量延迟，请使用算子 FrameEndToSignal （而不是 FrameStartToSignal 和 SignalToDelay）。

    • 如果在 eVA 设备上运行，请确保输出端在传感器传输开始之前能够接受数据传输。

  27. 无法使用 Vivado 2020.2 构建适用于平台 mE5-MA-VCL 和 mE5-MA-VCLx 的 applet。在 VisualApplets 3.2.1 中，这些平台最新支持的 Vivado 版本为 Vivado 2020.1。(9848)

  28. 当您使用大于 2 GB 的图像模拟设计时，VisualApplets 可能会崩溃。作为一种变通方法，请使用小于 2 GB 的图像进行模拟，并将 VisualApplets 升级到 3.3.2 或更高版本。从 3.3.2 版本开始，VisualApplets 不会再崩溃，但在使用大于 2 GB 的图像运行模拟时会出现错误消息。(240989)