VisualApplets 3.2.1 中的更改和修复的问题#
Tcl（专家特性）#
- 脚本命令
CopySelected和CutSelected未将任何内容复制到剪贴板。此问题现已修复。(9595) - 现在可以在任何情况下从 Tcl 窗口复制文本。在早期版本中，当选中运算符或链接时，复制功能无法使用。此问题现已修复。(9455)
正在模拟 RamLU#
- 在早期版本中，模拟运算符 RamLUT 时会出现内存泄漏。模拟过程中的此内存泄漏现已修复。(9635)
正在模拟 Blob_Analysis_2D#
- 某些图像内容会导致模拟期间崩溃。此问题现已修复。(9642)
正在模拟 RemovePixel#
- 运算符 RemovePixel 可能会导致 VisualApplets 在模拟期间崩溃。此问题现已修复。(6707)
正在模拟 ImageTimingGenerator#
- 运算符 ImageTimingGenerator 可能会导致 VisualApplets 在 0D 或 1D 模式下的模拟期间崩溃。此问题现已修复。(9633)
正在模拟 PixelToSignal#
- 在模拟期间使用 PixelToSignal 模块的设计中，当激活数据流同步模拟（默认）时，在某些情况下可能会导致处理过早中止。此问题现已修复。(9622)
正在模拟 PixelToImage#
- 在模拟期间使用 PixelToImage 模块的设计中，当激活数据流同步模拟（默认）时，在某些情况下可能会导致处理过早中止。此问题现已修复。(9622)
- PixelToImage 现在使用一个简单的仿真模型，为端口 Sample 处的每个传入像素发出一个零像素。
Operators#
ImageFifo#
- 操作员
ImageFifo现在可以检测给定的参数配置是否会超出可用的 FPGA memory 资源。该算子现在会触发相应的错误消息。(8875)
JPEG_Encoder#
- JPEG_Encoder 算子现在也可以与不可停止的源一起使用。在此背景下，引入了一个新参数
InfiniteSource并且已实现溢出管理。若要将该 operator 用于不可停止的数据源，您需要设置参数 InfiniteSource 变为 Enabled.
其他#
新平台的设计转换#
- 在某些条件下，将设计转换为不同平台失败，导致设计文件损坏。此问题现已修复。(9626)
VCL/VCLx 平台：时钟管理布局约束#
- VCL/VCLx 平台上的 CameraLink 接口缺少时钟管理布局约束。在大多数设计中，由于对应的 I/O 引脚位置，Vivado 仍然将相关的时钟管理器放置在正确的位置。但是，在未知情况下，Vivado 可能会创建非法的布局，从而导致布线前（Place & Route）构建步骤中出现错误。现在已修复 CameraLink 时钟管理器的布局，因此该问题将不再发生。(9648)
SDK Generator#
- 对于 64 位整数字段参数的写入和读取，未生成相应的代码。此问题现已修复。(9653)
设置的 FPGA 时钟频率可见性#
- 改进了当前 FPGA 时钟设置（用于 mE5 设计）的可见性。此外，当将时钟频率设置为非常高的值时会出现警告消息，因为提高时钟频率可能会导致构建流程失败，无法满足时序约束。使用高时钟设置的构建流程能否成功，很大程度上取决于 VisualApplets 设计的内容。(8513)\
将 DRC 日志和 Build log 保存到文件#
- 您可以将“DRC Log”和“Build Log”窗格的内容保存到 *.txt 文件中。此功能之前无法正常工作，现已修复。(9404)
立即更新打开的 Properties 对话框#
- 当更改 HBox 模块的 reference 参数时：一旦在相应的 properties 对话框中点击 Apply 按钮，所有打开的 operator properties 对话框都会更新。(9646)
Metadata 参数中的空参数值#
- 在元数据参数中，现在允许为空参数值。将不再显示警告。(4882)
Operator RGB2HSI - 文档#
- 算子 RGB2HSI 的文档现在指出了该算子实际执行的色彩空间转换：该算子实现的是 RGB 到 HSL（色相 饱和度 亮度）的色彩空间转换，而不是 RGB 到 HSI（色相 饱和度 强度）或 RGB 到 HSV（色相 饱和度 明度）。
Crash Reporter#
- 已添加用于报告 VisualApplets 崩溃的方法。(8892)