VisualApplets Release 3.1 已知问题

在安装了 Vivado 2017.2 或 Vivado 2017.3 的 PC 上更新 Windows 10 Fall Creators（版本 1709）

如果在安装了 Xilinx Vivado 2017.2 或 2017.3 版本的 PC 上安装 Windows 10 Fall Creators 更新（版本 1709），Xilinx Vivado 之后可能会无法正常工作。因此，您可能无法构建使用 VisualApplets 创建的设计。|

请按照 Xilinx Support 提供的临时变通方案恢复 Xilinx Vivado 2017.2 或 2017.3 安装的正常运行。（参见 https://www.xilinx.com/support/answers/69908.html）。

1. 在 programs 目录（Windows）中进行与用户无关的 VisualApplets 安装会导致访问问题。

2. 当您使用 Xilinx Vivado Tools 构建小程序（Applet）时，可能会收到严重警告（在构建步骤 LinkDesign 中）。这些警告是由 Xilinx 工具链内部的问题引起的。该问题已被 Xilinx 知晓，目前正在修复中。但是，由于此问题对于在 VisualApplets 中创建的设计而言不是关键问题，因此可以忽略这些警告。示例：

   CRITICAL WARNING: [Shape Builder 18-137] Cannot obey LUTNM/HLUTNM constraint
   for instances …/PART1174 and …/PART1175. Illegal to place instance
   …/PART1174 on site SLICE_X2Y0. The location site type does not match the
   instance type. Instance …/PART1174 belongs to a shape with reference instance
   …/PART1175. Shape elements have relative placement respect to each other.
   The invalid location might results from a constraint on any of the instance
   in the shape..
   

3. 文件名：对于命名 *.va 文件，只能使用基于 ASCII 字符的字体；这意味着例如不支持将亚洲字体、西里尔字母、希腊语或阿拉伯语字体用于文件名。

4. 针对 microEnable 5 marathon 和 LightBridge 采集卡的 diseños 中的带宽对话框：为内存基算子显示的值不可靠。内存算子的实际数据吞吐量可能会有所不同，因为带宽分析未将 marathon 和 LightBridge 采集卡中实现的共享 RAM 概念纳入考量。如果某个算子与其他算子共享 RAM，带宽分析将无法检测到这一点，因此不会反映在显示的值中。

5. 只有最先启动的 VisualApplets 实例才能保存其配置。所有后续启动的 VisualApplets 实例都只有临时配置，关闭实例时将会丢弃该配置。这涉及例如构建设置、库设置、系统设置、常规 VisualApplets 设置。

6. 分层框（Hierarchical Boxes）：如果您正在使用分层框，在某些特定情况下，设计规则检查（Design Rule Check）可能会出现以下错误消息：“算子 ABC（分层框）的输入 XYZ 必须连接到 O 型算子，例如 NOP。”原因在于，放置在分层框内的某些 M 型算子无法直接连接到分层框的输入端口。这仅适用于某些特定的 M 型算子。您可以通过在分层框的输入端口与 M 型算子的输入端口之间放置一个 NOP 算子来解决此问题（在分层框内）。

7. CXP SDK：对 SISO_GenICam 库的访问不是自动生成的，必须由用户进行编程。

8. microEnable 5 平台的 Applet 必须通过固件烧录工具（microDiagnostics）加载到采集卡上，以便更改 Applet。

9. 带宽分析显示的值不精确，仅供估算。请非常谨慎地使用此功能，并在目标硬件上运行额外的测试。内核操作情况下的带宽计算未考虑内核尺寸。

10. 应谨慎使用颜色库的算子：某些颜色转换的工作方式可能与用户的预期不同：

    • HSI2RGB 将 HSL 转换为 RGB，
    • RGB2YUV 将 RGB 转换为 YCbCr，
    • XYZ2LAB 根据以下定义使用常量：www.easyrgb.com

11. 算子 FIRKernelNxM 如果参数 EdgeHandling 设置为常量，列数 > 2*Parallelism，内核列数为偶数，且 Parallelism > 1，则可能会导致处理错误。可以在图像左侧监视到该错误，此时帧内部的内核位置使用了错误的像素数据。

12. 发生仿真错误后，需要重置仿真条件。

13. 在将 applet 加载到采集卡上的初始化阶段，触发算子可能会在触发输出线上产生毛刺。

14. 关于操作系统 Microsoft Windows 8 和 7 32 位/64 位、Microsoft Windows Vista 32 位/64 位以及 Microsoft Windows XP 64 位的注意事项：必须且建议将用户文件夹定义为目标文件夹。或者，也可以使用任何其他具有完全访问权限的文件夹。

15. DMA 资源索引必须从零开始且必须连续编号。DRC 将对此进行检查。

16. 算子 ImageBufferMultiRoiDyn 在输入图像非常小的情况下，可能会导致时序错误。

17. 算子 ImageSequence 可能会导致构建错误（时序错误）。(2422)

18. BAYER5x5Linear：在某些情况下，VisualApplets 中该算子的资源估计（在对话框 FPGA 资源使用情况) 可能与 Place & Route 之后 Xilinx 工具显示的估计值有所不同。(6426)

19. DynamicROI: 在特定条件下，算子 DynamicROI 输出错误的行长度（输出行长度被错误地增加了一个并行字）。此故障仅在同时满足以下三个条件时发生：

    • Parallelism 不是 2 的幂，
    • Xoffset 可以被 Parallelism 整除，且
    • Xlength 可以被 Parallelism 整除。

    如果不满足这些条件之一，则算子 DynamicROI 工作正常。该故障发生在 FPGA 实现中。仿真模拟的是正确的算子行为。(7722)

20. 即： SampleDn 当与可被 2 整除的采样因子以及高于 1 的 Parallelism 一起使用时，该算子会产生损坏的图像。

21. 自定义算子，Memory 访问：在特定的访问模式下，在 VisualApplets 3.0.6、3.1、3.1.1 和 3.1.2 版本中，来自自定义算子的 Memory 访问会导致数据损坏。此问题已在 VisualApplets 3.2 版本中得到修复。

22. 当您使用大于 2 GB 的图像模拟设计时，VisualApplets 可能会崩溃。作为一种变通方法，请使用小于 2 GB 的图像进行模拟，并将 VisualApplets 升级到 3.3.2 或更高版本。从 3.3.2 版本开始，VisualApplets 不会再崩溃，但在使用大于 2 GB 的图像运行模拟时会出现错误消息。(240989)