VisualApplets 3.2.0 新功能#
JPEG 压缩（Compression Library 功能）#
新 JPEG 压缩算子#
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- microEnable 5 marathon 采集卡
- microEnable 5 ironman 采集卡
Library JPEG Color#
- VisualApplets 提供了一个新的用户库 JPEG_Color，允许对彩色图像进行 JPEG 压缩。该库的元素针对以下硬件平台进行了定制：
- microEnable 5 marathon 采集卡
- microEnable 5 ironman 采集卡
Tcl (Expert Feature)#
脚本集合#
- VisualApplets 的图形用户界面提供了一个新的面板 Script Collection，允许 Tcl 用户在不离开 VA GUI 的情况下管理、参数化并执行其 Tcl 脚本。
构建流程的新命令#
VisualApplets 的 Tcl 功能为构建流程引入了四个新命令：
-
Drc：用于启动第一级设计规则检查的命令。 -
Drc2：用于启动第二级设计规则检查的命令。 -
SelectBuildConfiguration：用于选择已保存的构建配置作为活动构建配置的命令。 -
Build：用于启动构建流程的命令。 -
Tcl 命令
GetDesignProperty已进行扩展，现在可以查询当前加载的设计的文件路径。(8518)
显示链路上的最大数据吞吐率#
- 您可以选择在设计窗口中显示每个链路的最大数据吞吐率。您可以通过工具栏中的按钮来开启或关闭该显示。此显示有助于在设计阶段监控和计算链路带宽。（另请参阅更改和漏洞修复/自动带宽分析一节。）
Hierarchical Boxes#
- 使用新选项 Move to Hierarchical Box，只需点击鼠标，即可选择多个元素并将它们放入分层框中。(5128)
- 您可以重命名分层框的输入和输出 port。使用模块节点的上下文菜单进行重命名。(3528)
- 您可以重新排列分层框的输入和输出端口的顺序（通过上下文相关菜单中的选项 Move Port Up/Move Port Down）。端口顺序的重新排列对分层框的功能没有影响。重新排列后的端口链接到与以前相同的内部和外部设计元素。
用户库#
- 您现在可以为用户库元素配备 GUI 图标以及供自定义库元素用户使用的帮助文件。(7776)
- 您可以重命名用户库元素的输入和输出 port。使用模块节点的上下文菜单进行重命名。(3528)
Library Parameters#
- 库 Parameters 中的几个算子现在支持新的 Property“Description”和“Unit”。(7857)
- 在受保护的用户库元素中，库 Parameters 的算子不再需要 VA Expert 或 Parameters Library 许可证。因此，此类模块可以分发给没有 VA Expert 或 Parameters Library 许可证的客户。(9244)
算子#
CLHSSingleCamera#
- CLHS 相机 operator
CLHSSingleCamera已进行扩展，现在还支持 RAW 采集格式。在 RAW 模式下，来自相机的所有的行和帧标记都将被忽略。“RAW”模式用于支持复杂的 link 结构，且仅在 operator CLHSSingleCamera 中可用。 - CLHS 相机 operator
CLHSSingleCamera现在允许定义第二个可选输出端口 HeaderO 以允许进行动态配置。这个新的输出端口 HeaderO 提供当前正在处理的视频包的 Header 信息。该端口以 64 位宽度的像素提供 Header 信息。 - 算子
CLHSSingleCamera现在支持复杂的 link 结构。
SignalToPixel#
- 算子
SignalToPixel具有可变数量的输入 port（每个 operator 实例最多 64 个）。
ABS#
- 算子
ABS现在还支持 Color Format。Color Format 中的每个分量都单独处理。(2687)
ModuloCount#
- 算子
ModuloCount现在也支持在仿真中处理具有可变行长度和空行的图像。 - 对于参数
Divisor，已取消 32 位限制。
FrameMax#
- 算子
FrameMax现在还支持具有可变行长度和空行的图像。(2692) - 算子模拟
FrameMax现在在 0D 和 1D 格式（图像协议 VALT_IMAGE0D 和 VALT_IMAGE1D）下也能正常工作。
FrameMin#
- 算子
FrameMin现在还支持具有可变行长度和空行的图像。(2693) - 算子模拟
FrameMin现在在 0D 和 1D 格式（图像协议 VALT_IMAGE0D 和 VALT_IMAGE1D）下也能正常工作。
FrameSum#
- 算子
FrameSum现在非空图像中也支持可变行长度和空行。(2694)
RowMax#
- 算子
RowMax现在非空图像中也支持可变行长度和空行。(2696) - 算子模拟
RowMax现在在 0D 和 1D 格式（图像协议 VALT_IMAGE0D 和 VALT_IMAGE1D）下也能正常工作。
RowMin#
- 算子
RowMin现在非空图像中也支持可变行长度和空行。(2697) - 算子模拟
RowMin现在在 0D 和 1D 格式（图像协议 VALT_IMAGE0D 和 VALT_IMAGE1D）下也能正常工作。
RowSum#
- 算子
RowSum现在非空图像中也支持可变行长度和空行。(2698)
直方图#
- 算子
Histogram现在还支持具有可变行长度和空行的图像。(3357) - 现在允许图像小于最大图像宽度。(3357)
CameraControl#
- 在 CL Base 模式下，算子
CameraControl，端口 B：已反转端口 CC2 和 CC4 的极性。现在其极性表现与端口 A 相同。(9167)
MergeParallel#
- 算子
MergeParallel获得了一个新参数MergeMode它定义了并行输入像素在输出链路中的排列方式。(5862)
新仿真引擎#
- VisualApplets 配备了新的仿真引擎。新引擎对数据流进行了非常逼真的描绘，并允许模拟受阻的图像数据流。如果倾向于使用旧的仿真引擎，则可以选择禁用新的仿真引擎。（在菜单 System Settings->Simulation->Simulate data flow synchronization 中启用/禁用。）
可通过 GUI 选择网表样式#
- 您现在可以直接从 GUI 中选择网表生成的样式。在菜单 Settings -> System Settings -> Global Build Special Settings -> Style of synthesized design netlists 下，您可以将网表样式从 Default 更改为 Optimized。构建时序关键型设计时，请使用 Optimized 以尝试在构建流程中实现更好的时序收敛。VisualApplets 将生成具有替代命名方案的 FPGA 网表，在某些情况下，这有助于 Xilinx 工具链在 FPGA 上生成更好的逻辑分布。（另请参阅 Release Notes VisualApplets 3.1.1, Build/New Option for Meeting Timing Constraint。）在早期版本中（自 VisualApplets 3.1.1 起），已经可以通过环境变量 VA_NETLIST_STYLE 使用模式 Optimized。
支持 Ultrascale/Ultrascale+ FPGA#
- Embedded VisualApplets (eVA) 现在支持使用 Ultrascale 或 Ultrascale+ FPGA 的平台。(8458)