设计规则检查

设计规则检查 (DRC) 是 VisualApplets 的一项基本功能。 设计规则检查用于验证 VisualApplets 项目是否包含任何设计错误。 未通过 DRC 的项目无法生成，或者某些功能将被禁用。

作为停靠窗口一部分的 DRC 日志窗口列出了 DRC 的进度和结果。 它显示了有关设计错误和资源使用估计的重要信息。 某些窗口包含一个作为子窗口的 DRC 日志。 通过在文本中右键单击并在弹出菜单中选择 Save to file，可以将 DRC 日志保存为 HTML 文件。

VisualApplets 包含两个级别的设计规则检查。 即 DRC 级别 1 和 DRC 级别 2，这两者将在以下章节中详细介绍。

DRC Level 1

DRC 级别 1 用于检查项目的完整性。 点击 Analysis → Design Rules Check Level 1 ( Ctrl+F7 ) or使用生成图标栏中的图标 Design Rules Check Level 1 来启动 DRC 级别 1。 除直接访问外，其他 VisualApplets 功能（如模拟、资源估计或生成过程）也会自动启动 DRC 级别 1。 DRC 级别 1 会检查以下内容（包括但不限于）：

  • 设计中是否存在未连接的端口。

  • 是否存在处于冲突状态的 link。

  • 是否存在处于冲突状态的算子参数。

  • 是否存在设备资源冲突。

下图显示了 DRC 级别 1 报告的四个错误。 在本示例中，显示了 CAM、RAM 和 DMA 资源的三个设备资源冲突，以及 Cam0 和 Cam1 的资源索引冲突。 您只需点击模块名称即可在图表中高亮显示导致错误的模块。 这在包含许多图表窗口的复杂项目中非常有用。

DRC 级别 1 错误

图 141. DRC 级别 1 错误


DRC Level 2

DRC 级别 2 只能在成功完成 DRC 级别 1 后启动。 不过，通过点击 Analysis → Design Rules Check Level 2 ( Ctrl+F8 ) 或点击生成图标栏中的图标 Design Rules Check Level 2 也会自动启动 DRC 级别 1。 除直接访问外，其他 VisualApplets 功能（如资源估计和生成过程）也会自动启动 DRC 级别 2。 DRC 级别 2 执行低级别设计规则检查并估计所需的 FPGA 资源。

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